@kusano_k

kusano_k kusanoさん@がんばらない
Verilog HDLがそうなのかQuartusだけなのか知らないけど、タブ幅が3。初めて見た。これで2タブ派と4タブ派が揉めなくてすむ……のか? https://t.co/dh9EKNSZkj
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